Analyse et prédiction de séries temporelles par méthodes non linéaires
Application à des données industrielles et financières
Première édition
Cette troisième livraison des Cahiers du RESIPROC invite à renouveler l'approche des métiers du communicateur face à l’essor conjoint du numérique et d’Internet. Lire la suite
Cette troisième livraison des Cahiers du RESIPROC invite à renouveler l'approche des métiers du communicateur face à l’essor conjoint du numérique et d’Internet. Elle vise à répondre à un ensemble de questions en apparence simples : un communicateur numérique est-il différent d’un communicateur classique ? Les formations en communication doivent-elles être repensées ? De nouvelles compétences viennentelles s’ajouter ou se substituer à celles traditionnellement attendues d’un communicateur ? Est-il plus pertinent de qualifi er ces métiers par le support qu’ils emploient ou la fi nalité de communication demeure-t-elle primordiale ? Dans un premier temps, les textes rassemblés analysent comment le communicateur se trouve bousculé par le numérique et dans un second soulèvent la question des compétences à transmettre.
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Spécifications
- Éditeur
- Presses universitaires de Louvain
- Auteur
- Amaury Lendasse,
- Collection
- Thèses de l'École polytechnique de Louvain
- Langue
- français
- Catégorie (éditeur)
- Sciences appliquées > Ingénierie mathématique
- BISAC Subject Heading
- TEC000000 TECHNOLOGY & ENGINEERING
- Code publique Onix
- 06 Professionnel et académique
- CLIL (Version 2013-2019 )
- 3069 TECHNIQUES ET SCIENCES APPLIQUEES
- Date de première publication du titre
- 29 février 2016
- Subject Scheme Identifier Code
- Classification thématique Thema: Technologie, ingénierie et agriculture, procédés industriels
- Type d'ouvrage
- Thèse
Livre broché
- Date de publication
- 01 janvier 2007
- ISBN-13
- 978-2-87463-068-2
- Ampleur
- Nombre absolu de pages : 264, Nombre de pages de contenu principal : 264
- Code interne
- 75708
- Format
- 16 x 24 x 1,5 cm
- Poids
- 434 grammes
- Prix
- 21,89 €
- ONIX XML
- Version 2.1, Version 3
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Sommaire
List of Figures xvii
List of Tables xxvii
List of Abbreviations xxxi
List of Symbols xxxiii
1 Introduction 1
1.1 History . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Timeline of Semiconductor Devices . . . . . . . . . . 1
1.3 Development of SOI MOSFET's . . . . . . . . . . . . 2
1.4 Why Novel Devices based on SOI Technology? . . . . 6
1.5 Multiple-gate devices . . . . . . . . . . . . . . . . . . 8
1.5.1 Introduction . . . . . . . . . . . . . . . . . . . 8
1.5.2 Why the move to multiple-gate devices? . . . . 12
1.5.3 Advantages of the multiple-gate structure . . . 13
1.5.3.1 Subthreshold Regime . . . . . . . . 13
1.5.3.2 Increased drain current . . . . . . . 15
1.5.3.3 Speed superiority . . . . . . . . . . 17
1.5.3.4 Volume inversion . . . . . . . . . . 17
1.6 PresentWork . . . . . . . . . . . . . . . . . . . . . . 19
2 Numerical simulation tools 27
2.1 Numerical simulations . . . . . . . . . . . . . . . . . 27
2.2 Monte-Carlo Simulation . . . . . . . . . . . . . . . . 28
2.3 Challenges and needs . . . . . . . . . . . . . . . . . . 28
2.4 Different numerical simulation tools . . . . . . . . . . 30
2.5 Numerical simulation: ATLAS Package . . . . . . . . 33
2.5.1 Theory of Carrier Statistics . . . . . . . . . . . 33
2.5.2 Transport model . . . . . . . . . . . . . . . . 34
2.5.2.1 Drift-diffusion model . . . . . . . . 35
2.5.2.2 Energy Balance model . . . . . . . . 36
2.5.3 Recombination and generation of carriers . . . 37
2.5.4 Impact Ionization . . . . . . . . . . . . . . . . 38
2.5.5 Interface charge . . . . . . . . . . . . . . . . . 41
2.5.6 Mobility . . . . . . . . . . . . . . . . . . . . 41
2.5.7 Self-heating . . . . . . . . . . . . . . . . . . . 42
2.5.8 Carrier heating . . . . . . . . . . . . . . . . . 43
2.6 Doping Profile . . . . . . . . . . . . . . . . . . . . . . 43
2.7 Conclusion . . . . . . . . . . . . . . . . . . . . . . . 45
3 Graded-Channel Single-Gate and Double-Gate SOI MOSFETs 47
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . 47
3.2 Fabrication of Graded-Channel devices . . . . . . . . 50
3.3 Graded-Channel Single-Gate SOI MOSFET . . . . . . 54
3.3.1 Threshold voltage and Subthreshold-slope at Low- Vds . . . . . . . . . . . . . . . . . . . . . . . 55
3.3.2 Saturation Current . . . . . . . . . . . . . . . 57
3.3.3 Analog Characteristics . . . . . . . . . . . . . 59
3.4 Graded-Channel Double Gate devices . . . . . . . . . 63
3.4.1 Introduction . . . . . . . . . . . . . . . . . . . 63
3.4.2 Analytical Modeling . . . . . . . . . . . . . . 66
3.4.3 Subthreshold Regime . . . . . . . . . . . . . . 68
3.4.4 Saturation Current . . . . . . . . . . . . . . . 69
3.4.5 Analog characteristics . . . . . . . . . . . . . 73
3.4.5.1 Gate transconductance . . . . . . . . 73
3.4.5.2 Transconductance-to-current ratio . . 75
3.4.5.3 Early voltage . . . . . . . . . . . . . 76
3.4.5.4 Voltage gain . . . . . . . . . . . . . 79
3.4.6 Graded-Channel architecture: Physics . . . . . 82
3.5 Conclusion . . . . . . . . . . . . . . . . . . . . . . . 87
4 Planar Double-Gate SOI MOSFET with prepatterned cavities 89
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . 89
4.2 Planar double-gate MOSFET fabrication techniques . . 90
4.2.1 Gate-All-Around by isotropic etch of buried oxide 90
4.2.2 CEA-LETI wafer bonding . . . . . . . . . . . 91
4.2.2.1 Non-self-aligned double-gate wafer bondingprocess . . . . . . . . . . . . . . 91
4.2.2.2 Self-aligned double-gate wafer bondingprocess . . . . . . . . . . . . . . 94
4.2.3 Double-gate devices fabricated based on the Siliconon- Nothing device . . . . . . . . . . . . . . . 96
4.3 Double-gate fabrication with prepatterned cavities and wafer bonding . . . . . . . . . . . . . . . . . . . . . . 97
4.4 Critical points . . . . . . . . . . . . . . . . . . . . . . 101
4.4.1 Surface activation . . . . . . . . . . . . . . . . 103
4.4.2 Annealing . . . . . . . . . . . . . . . . . . . . 112
4.4.3 Cleanliness . . . . . . . . . . . . . . . . . . . 114
4.4.4 TMAH etching . . . . . . . . . . . . . . . . . 114
4.4.5 Chemical vapor deposition of Polysilicon into buried cavities . . . . . . . . . . . . . . . . . 115
4.4.6 Alignment of top and bottom gates . . . . . . . 118
4.5 Electrical characterization of built planar DG MOSFETs 120
4.6 Silicon-on-Nothing . . . . . . . . . . . . . . . . . . . 125
4.7 Conclusion . . . . . . . . . . . . . . . . . . . . . . . 135
5 Quasi Double-Gate SOI MOSFET 137
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . 137
5.2 Devices analyzed . . . . . . . . . . . . . . . . . . . . 140
5.3 Analog and Digital analysis . . . . . . . . . . . . . . . 142
5.3.1 Analysis of 30 nm Si thickness devices . . . . 142
5.3.2 Analysis of 20 nm Si thickness devices . . . . 149
5.4 Limitation of emulating a Quasi Double-gate . . . . . 155
5.5 Conclusion . . . . . . . . . . . . . . . . . . . . . . . 161
6 Performance comparison of Multiple-gate MOS devices 165
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . 165
6.2 Numerical simulations of Multiple-gate MOSFETs . . 166
6.2.1 Subthreshold static performance . . . . . . . . 169
6.2.2 Analog static Analysis . . . . . . . . . . . . . 170
6.2.3 AC Analysis . . . . . . . . . . . . . . . . . . 177
6.2.3.1 Intrinsic capacitances . . . . . . . . 178
6.2.3.2 Parasitic capacitiances . . . . . . . . 178
6.3 Experimental results: FinFETs . . . . . . . . . . . . . 184
6.3.1 FinFET architectures . . . . . . . . . . . . . . 184
6.3.2 Measured DC characteristics . . . . . . . . . . 186
6.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . 191
7 Conclusion 195
A Example of net list for 2-D Double-Gate SOI MOSFET numerical simulation 201
B Example of net list for a 3-D Double-Gate SOI MOSFET numerical simulation 207
Bibliography 212